ברוכים הבאים לאתר החדש של נגב ג'ובס, לשאלות או הערות ניתן לפנות אלינו כאן  הבנתי

בוגר/ת מצטיינ/ת לתפקיד מהנדס/ת Logic Design Engineer

(לפני חודש )

לתפקיד משמעותי במוצרי הליבה של החברה דרוש מהנדס שיקח חלק בתכנון ופיתוח רכיבי FPGA בתחום התקשורת – NETWORK PROCESSORS
התפקיד מאפשר להביא לביטוי יצירתיות ויכולות אישיות לנוכח האתגרים שיש בפיתוח מוצרים עתידיים.
הצלחה בתפקיד תלויה ביכולת עבודת צוות מעולה בצוות דינאמי עם משימות מגוונות.

• בוגר/ת מצטיינ/ת של תואר ראשון בהנדסת אלקטרוניקה/ הנדסת תקשורת מהטכניון/אוניברסיטה או סטודנט/ית שנה ד'.
• יכולת למידה עצמית וירידה לפרטים - חובה.
• עבודה מעולה בצוות – חובה.
• מוטיבציה גבוהה ונכונות להשקעה מרובה – חובה.
• עד 2 שנות ניסיון ב - Design Verilog עבור רכיבי FPGA/ASIC בתחום התקשורת.
• הכרת פרוטוקולי תקשורת (Ethernet, TCP/IP) - יתרון משמעותי
• הכרות בעבודה עם סביבות Specman/UVM//system verilog – יתרון