ברוכים הבאים לאתר החדש של נגב ג'ובס, לשאלות או הערות ניתן לפנות אלינו כאן  הבנתי

לחץ לסינון תוצאות לפי תחומים

משרות פעילות

לפני שבוע

We are looking for an Asic Engineer to our site in Kfar Saba.
The employee will develop and verification on multiple IPs using UVM.

Ability to work in a group, or alone. Flexible and willing to shift based on changing priorities.
At least 5 years of experience required, working at least 3 years with UVM.
The employee will develop and verification on multiple IPs using UVM.
Ability to work in a group, or alone. Flexible and willing to shift based on changing priorities.
at least 7 years of experience required, working at least 3 years with UVM.
Knowledge with NVMe, PCIe, DDR, Flash - a plus

לפני שבוע

• הרצת בדיקות Signal Integrity ושימוש בכלי סימולציה HSPICEו-ADS
• הגדרה ובנית סביבת סימולציה לממשקי הרכיב מרובה שבבים והמערכת מרובת רכיבי זיכרון
• אנליזת Signal/Power Integrity לרכיבים מרובי שבבים ומערכות מרובת רכיבי זיכרון
• עבודה מול צוותים שונים: תכנון דיגיטלי, פיתוח דרייברים, תכנון מכני ומעגלים מודפסים

השכלה:

תואר BSc בהנדסת חשמל /מחשבים מאוניברסיטאות מובילות.

דרישות חובה:
• 2 שנות ניסיון ומעלה ב Signal/Power Integrity או 5 שנות ניסיון בתחומי חומרה בכלל
• הבנה טובה של מבני דרייברים והשפעתם על Signal Integrity
• הבנה טובה של IBIS מודלים
• ידע באינטרספייסים הבאים: USB, DDR3/4, Toggle Mode, eMMC
• ידע בכלים: Cadence PowerSI/ 3DEFM/ T2B/PowerDC/Agilent ADS/Nimbic/ AllegroSIP
• עבודת צוות ומול ממשקים מגוונים

יתרון:
• ידע בשפות tcl , perl
• הבנה בתכנון מעגלים אנלוגיים
• מידול אלמנטים חשמליים
• עבודה עם מכשירי מדידה בתדר גבוה

לפני שבועיים

לתפקיד משמעותי במוצרי הליבה של החברה דרוש מהנדס שיקח חלק בתכנון ופיתוח רכיבי FPGA בתחום התקשורת – NETWORK PROCESSORS
התפקיד מאפשר להביא לביטוי יצירתיות ויכולות אישיות לנוכח האתגרים שיש בפיתוח מוצרים עתידיים.
הצלחה בתפקיד תלויה ביכולת עבודת צוות מעולה בצוות דינאמי עם משימות מגוונות.

• בוגר/ת מצטיינ/ת של תואר ראשון בהנדסת אלקטרוניקה/ הנדסת תקשורת מהטכניון/אוניברסיטה או סטודנט/ית שנה ד'.
• יכולת למידה עצמית וירידה לפרטים - חובה.
• עבודה מעולה בצוות – חובה.
• מוטיבציה גבוהה ונכונות להשקעה מרובה – חובה.
• עד 2 שנות ניסיון ב - Design Verilog עבור רכיבי FPGA/ASIC בתחום התקשורת.
• הכרת פרוטוקולי תקשורת (Ethernet, TCP/IP) - יתרון משמעותי
• הכרות בעבודה עם סביבות Specman/UVM//system verilog – יתרון

הרשמה לסוכן החכם